5月27日聚焦！华为新定律及北大在3D EDA方向取得关键进展
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- 来源:华见咨询管理（深圳）有限公司
华为韬定律发布之后, 与之配套的真3D EDA工具的研发成果首次面向外部公众公开, 从而引起半导体行业的广泛关注。这一项突破性进展打破了传统芯片设计的二维界限范畴, 为国产先进制程集成铺垫了全新的途径道路。
华为韬定律核心定义
逻辑折叠技术原理
通过逻辑折叠技术作为核心的华为官宣的韬定律, 把芯片设计从二维平面予以优化升级, 转变为标准单元堆叠的3D重构模式。此项技术跳出传统粗粒度芯粒堆叠框架, 直接于设计层面针对模块内部逻辑展开细化拆分。
此拆分流程会把粒度缩小至标准单元等级, 散布于垂直堆叠的多层晶圆之上, 借由微米甚至亚微米级别的面对面混合键合, 疏通垂直方向里的关键信号通路, 显著缩减数据传输距离。
传统堆叠模式局限
依照常规做法, die-to-die堆叠技术大多是以模块当作拆分的单位, 把不同功能的模块分到彼此独立的芯粒之中, 然后再去进行组合的运作。在这种情形之下, 该种模式没办法在单元这个层面达成对于三维空间当中资源的调配工作, 信号传输延迟一直都存在着冗余优化的空间。
现行的赝3D设计流程, 在综合阶段的时候, 会把模块径直固定到某一片芯粒上, 之后利用2D EDA工具一片一片地去逐层完成实现过程, 没办法将三维堆叠具备的性能潜力充分地发挥出来。
北大团队关键突破
真3D EDA工具原型落地
5月26日, 北京大学集成电路学院发布了一则公告, 针对韬定律所提出的3D逻辑折叠设计相关需求, 在研发工作方面取得了成果, 成功制造出真3D物理实现的EDA工具原型, 这个原型涵盖了布局规划以及布局这两个核心阶段, 并且它是依托GPU加速的, 能够支持千万级别规模的设计实例。
团队会把跨芯粒线长这一因素, 以及混合键合端子数量, 还有垂直热路径, 统统归入统一的可微优化框架之中, 达成标准单元在三维空间里面的协同放置状况, 并不需要预先绑定到单一芯粒上。
核心优化能力升级
混合键合端子的用量, 被设定成了会自动调整的优化变量, 工具, 能够在在线长控制以及跨芯粒连接开销之间, 寻找到最优的平衡, 这般设计, 彻彻底底地打破了传统流程里, 模块位置还提前就被固化了的那种限制。
那个工具已然完成了好多轮算法的迭代, 全部的优化参数都能够依照不一样的设计需求去自动进行调整, 并不需要劳动者繁复地手动从事配置, 极大地降低了三维芯片设计的调整门槛。
实测性能数据表现
核心物理指标提升
此工具于开源工业级设计方面完成系统验证, 涵盖的设计实例规模处于从100万级至2470万级的不同范围, 适配当下主流的大算力芯片设计需求。
与目前行业里具有代表性的赝3D设计流程相对比, 该工具达成了平均大概30%的总互连线长的缩减, approximately 6%的最差负时序裕量的改善, 约12%的总负时序裕量的提升, 其核心性能指标的提升十分明显。
热感知优化成果
开启热感知联合优化功能, 之后芯片运行时那峰值温度、可实现平均3%以上的下降, 并且整体互连线长几乎没有出现额外增加, 这一表现解决了三维堆叠设计里常见的散热难题。
以前呢, 三维集成常常会碰到的局部热点集中这种状况, 借助三维层面的布局调整, 得到了有针对性的缓解, 不需要另外增加散热模块的情况下, 就能提高芯片长期运行的稳定性。
长期技术布局基础
前期多模块积累
全国重点实验室的微纳电子器件与集成技术, 和北大集成电路学院, 对真3D集成及真3D芯片设计方法学, 早就进行了长期布局, 不是短时间突击, 最后所获取的成果。
早先时候, 团队已然完成了真3D时序分析引擎的相关之事, 还完成了布局规划引擎的布局事宜, 以及布局引擎等好些个核心模块的研发工作, 各个模块之间已经达成了基础数据互通的状况, 拥有了完备的底层技术积累。
后续研发规划
对于逻辑折叠以及更为广泛的3D集成电路设计需求而言, 团队在之后会把工具能力扩充到多芯粒堆叠以及复杂的3D集成场景当中, 从而覆盖更多先进芯片设计需求。
后续会开展异构工艺节点之下的真3D设计方法学研究, 构建快速PPA评估能力, 构建跨模块协同优化能力, 进而进一步拓展工具的适用范围。
行业应用价值解读
国产产业链协同推进
这一个 EDA 技术获得突破, 它跟华为的韬定律一块儿构成了完整的技术闭环, 能够助力咱们国内的芯片设计企业迅速地让三维逻辑折叠架构实现落地, 在先进封装制程受到限制的这种背景状况之下挖掘现有制程的性能方面的潜力。
国产全链条技术得以打通, 这使得高端三维芯片设计流程减少了对海外商用EDA工具关键模块的依赖, 进而进一步提升了半导体产业链自主可控水平。
落地推广前景
当前, 与之相关的算法具体细节, 以及完整的测试结果, 将会在最近这段时间正式面向外界予以发表, 之后, 团队会联合国内处于领先地位的芯片设计企业, 展开流片验证工作, 推动工具朝着工程化方向进行迭代优化。
在预计的1年到2年时间范围内, 相关的工具能力会逐渐地融入到国内的主流芯片设计流程之中, 从而能够为国产的高性能算力芯片针对性能提升这方面提供全新创新的技术支撑。
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